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FZ9D硬件说明

1、FZ9D简介
2、FZ9DA核心板
  2.1、简介
  2.2、MPSoC芯片
  2.3、DDR4_DRAM
  2.4、QSPI_Flash
  2.5、eMMC_Flash
  2.6、时钟配置
  2.7、EEPROM和加密芯片
  2.8、电源
  2.9、结构图
  2.10、连接器管脚定义
3、FZ9DB扩展板
  3.1、ZU9EG端
    3.1.1、M.2接口
    3.1.2、DP显示接口
    3.1.3、USB3.0接口
    3.1.4、千兆以太网接口
    3.1.5、USB_Uart接口
    3.1.6、SD卡槽
    3.1.7、CAN/485/232通信接口
    3.1.8、26针扩展口
    3.1.9、JTAG调试口
    3.1.10、RTC实时时钟
    3.1.11、拨码开关配置
  3.2、HI3536端
    3.2.1、Hi3536芯片介绍
    3.2.2、DDR3存储器
    3.2.3、FLASH存储器
    3.2.4、千兆以太网接口
    3.2.5、USB3.0接口
    3.2.6、Debug调试口
    3.2.7、RTC实时时钟
  3.3、视频数据交互
    3.3.1、HDMI接口
    3.3.2、BT1120接口
    3.3.3、RGMII接口
    3.3.4、SPI/I2C/UART接口
  3.4、LED灯和按键
  3.5、电源
  3.6、散热
  3.7、结构尺寸图

1、FZ9D简介

FZ9D这款MPSoCs开发平台采用核心板(FZ9DA)加扩展板(FZ9DB)的模式,方便用户对核心板的二次开发利用。核心板使用XILINX Zynq UltraScale+ EG芯片ZU9EG的解决方案,它采用Processing System(PS)+Programmable Logic(PL)技术将四核ARM Cortex-A53 和FPGA 可编程逻辑集成在一颗芯片上。另外核心板上PS端带有4片2GB高速DDR4 SDRAM芯片,1片32GB的eMMC存储芯片和2片512Mb的QSPI FLASH芯片。

底板上设计了海思视频处理芯片Hi3536跟核心板进行通信,底板上连接到MPSOC的外围接口有1路M.2 SSD接口、1路mini_DP接口、4个USB3.0接口、1路千兆以太网接口、1路HDMI输入接口、1路UART接口、1路SD卡接口、1路CAN总线接口、1路RS485接口、1路RS232接口、1路26PinGPIO口。连接到海思Hi3536芯片的外围接口有1路USB3.0接口、1路千兆以太网接口和1路串行调试接口。 FZ9D有两种产品形态。
计算卡


计算盒


下图为整个开发系统的结构示意图:

2、FZ9DA核心板

2.1、简介

FZ9DA (核心板型号,下同)核心板, MPSoC芯片是基于XILINX公司的Zynq UltraScale+ MPSoCs EG系列的XCZU9EG-2FFVB1156I。

这款核心板使用了4片Micron的DDR4芯片MT40A1G16KD-062E,其中PS端挂载4片DDR4,组成64位数据总线带宽和8GB的容量。DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps),另外PL端的4片DDR4板上没有安装。另外核心板上也集成了2片512MBit大小的QSPI FLASH和32GB大小的eMMC FLASH芯片,用于启动存储配置和系统文件。

为了和底板连接,这款核心板的3个板对板连接器扩展出了PS端的MIO口、PL的IO口、PS MGT高速收发器口和PL端的GTH收发器口。核心板尺寸仅为80*60(mm),对于二次开发来说,非常适合。

FZ9DA核心板正面图

2.2、MPSoC芯片

FZ9DA 核心板使用的是Xilinx公司的Zynq UltraScale+ MPSoCs EG系列的系列的芯片,型号为XCZU9EG-2FFVB1156I。ZU9EG芯片的PS系统集成了4个ARM Cortex™-A53处理器,速度高达1.3Ghz,支持2级Cache; 另外ZU9EG还包含2个Cortex-R5处理器(速度高达533Mhz)。

ZU9EG芯片支持32位或者64位的DDR4,LPDDR4,DDR3,DDR3L, LPDDR3存储芯片,在PS端带有丰富的高速接口如PCIE Gen2, USB3.0, SATA 3.1, DisplayPort;同时另外也支持USB2.0,千兆以太网,SD/SDIO,I2C,CAN,UART,GPIO等接口。PL端内部含有丰富的可编程逻辑单元,DSP和内部RAM。ZU9EG芯片的总体框图如图2-2-1所示

图2-2-1 ZYNQ ZU9EG芯片的总体框图

其中PS系统部分的主要参数如下:

  • ARM 四核Cortex™-A53处理器,速度高达1.3GHz,每个CPU 32KB 1级指令和数据缓存,1MB 2级缓存 2个CPU共享。
  • ARM 双核Cortex-R5处理器,速度高达533MHz,每个CPU 32KB 1级指令和数据缓存,及128K紧耦合内存。
  • 外部存储接口,支持32/64bit DDR4/3/3L、LPDDR4/3接口。
  • 静态存储接口,支持NAND, 2xQuad-SPI FLASH。
  • 高速连接接口,支持PCIe Gen2 x4,2xUSB3.0, Sata 3.1, DisplayPort, 4x Tri-mode Gigabit Ethernet。
  • 普通连接接口:2xUSB2.0, 2x SD/SDIO, 2xUART, 2x CAN 2.0B, 2x I2C, 2x SPI, 4x 32b GPIO。
  • 电源管理:支持Full/Low/PL/Battery四部分电源的划分。
  • 加密算法:支持RSA, AES和SHA。
  • 系统监控:10位1Mbps的AD采样,用于温度和电压的检测。

其中PL逻辑部分的主要参数如下:

  • 逻辑单元(System Logic Cells):600K;
  • 触发器(CLB flip-flops) : 548K;
  • 查找表(CLBLUTs) : 274K;
  • Block RAM:32.1Mb;
  • 时钟管理单元(CMTs): 4个
  • DSP Slices:2520个
  • GTH 16.3Gb/s收发器: 24个

XCZU9EG-2FFVB1156I芯片的速度等级为-2,工业级,封装为FFVB1156。

2.3、DDR4_DRAM

FZ9DA核心板上MPSOC芯片的PS端配有4片Micron(美光)的2GB的DDR4芯片,型号为MT40A1G16KD-062E, 组成64位数据总线带宽和4GB的容量。DDR4 SDRAM的最高运行速度可达1200MHz(数据速率2400Mbps),4片DDR4存储系统直接连接到了PS的BANK504的存储器接口上。DDR4 SDRAM的具体配置如下表2-3-1所示。

位号 芯片型号 容量 厂家
U4,U5,U6,U7 MT40A1G16KD-062E 1G x 16bit Micron
表2-3-1 DDR4 SDRAM配置

PS端的DDR4的硬件连接方式如图2-3-1所示:

图2-3-1PS端DDR4 DRAM原理图部分

PS端DDR4 SDRAM引脚分配:

信号名称 引脚名 引脚号
PS_DDR4_DQS0_N PS_DDR_DQS_N0_504 AN19
PS_DDR4_DQS0_P PS_DDR_DQS_P0_504 AN18
PS_DDR4_DQS1_N PS_DDR_DQS_N1_504 AN22
PS_DDR4_DQS1_P PS_DDR_DQS_P1_504 AN21
PS_DDR4_DQS2_N PS_DDR_DQS_N2_504 AJ19
PS_DDR4_DQS2_P PS_DDR_DQS_P2_504 AH19
PS_DDR4_DQS3_N PS_DDR_DQS_N3_504 AH23
PS_DDR4_DQS3_P PS_DDR_DQS_P3_504 AH22
PS_DDR4_DQS4_N PS_DDR_DQS_N4_504 AH29
PS_DDR4_DQS4_P PS_DDR_DQS_P4_504 AH28
PS_DDR4_DQS5_N PS_DDR_DQS_N5_504 AE29
PS_DDR4_DQS5_P PS_DDR_DQS_P5_504 AE28
PS_DDR4_DQS6_N PS_DDR_DQS_N6_504 AK32
PS_DDR4_DQS6_P PS_DDR_DQS_P6_504 AJ32
PS_DDR4_DQS7_N PS_DDR_DQS_N7_504 AE33
PS_DDR4_DQS7_P PS_DDR_DQS_P7_504 AE32
PS_DDR4_DQ0 PS_DDR_DQ0_504 AP20
PS_DDR4_DQ1 PS_DDR_DQ1_504 AP18
PS_DDR4_DQ2 PS_DDR_DQ2_504 AP19
PS_DDR4_DQ3 PS_DDR_DQ3_504 AP17
PS_DDR4_DQ4 PS_DDR_DQ4_504 AM20
PS_DDR4_DQ5 PS_DDR_DQ5_504 AM19
PS_DDR4_DQ6 PS_DDR_DQ6_504 AM18
PS_DDR4_DQ7 PS_DDR_DQ7_504 AL18
PS_DDR4_DQ8 PS_DDR_DQ8_504 AP22
PS_DDR4_DQ9 PS_DDR_DQ9_504 AP21
PS_DDR4_DQ10 PS_DDR_DQ10_504 AP24
PS_DDR4_DQ11 PS_DDR_DQ11_504 AN23
PS_DDR4_DQ12 PS_DDR_DQ12_504 AL21
PS_DDR4_DQ13 PS_DDR_DQ13_504 AL22
PS_DDR4_DQ14 PS_DDR_DQ14_504 AM23
PS_DDR4_DQ15 PS_DDR_DQ15_504 AL23
PS_DDR4_DQ16 PS_DDR_DQ16_504 AL20
PS_DDR4_DQ17 PS_DDR_DQ17_504 AK20
PS_DDR4_DQ18 PS_DDR_DQ18_504 AJ20
PS_DDR4_DQ19 PS_DDR_DQ19_504 AK18
PS_DDR4_DQ20 PS_DDR_DQ20_504 AG20
PS_DDR4_DQ21 PS_DDR_DQ21_504 AH18
PS_DDR4_DQ22 PS_DDR_DQ22_504 AG19
PS_DDR4_DQ23 PS_DDR_DQ23_504 AG18
PS_DDR4_DQ24 PS_DDR_DQ24_504 AG21
PS_DDR4_DQ25 PS_DDR_DQ25_504 AH21
PS_DDR4_DQ26 PS_DDR_DQ26_504 AG24
PS_DDR4_DQ27 PS_DDR_DQ27_504 AG23
PS_DDR4_DQ28 PS_DDR_DQ28_504 AK22
PS_DDR4_DQ29 PS_DDR_DQ29_504 AJ21
PS_DDR4_DQ30 PS_DDR_DQ30_504 AJ22
PS_DDR4_DQ31 PS_DDR_DQ31_504 AK23
PS_DDR4_DQ32 PS_DDR_DQ32_504 AG31
PS_DDR4_DQ33 PS_DDR_DQ33_504 AG30
PS_DDR4_DQ34 PS_DDR_DQ34_504 AG29
PS_DDR4_DQ35 PS_DDR_DQ35_504 AG28
PS_DDR4_DQ36 PS_DDR_DQ36_504 AJ30
PS_DDR4_DQ37 PS_DDR_DQ37_504 AK29
PS_DDR4_DQ38 PS_DDR_DQ38_504 AK30
PS_DDR4_DQ39 PS_DDR_DQ39_504 AJ29
PS_DDR4_DQ40 PS_DDR_DQ40_504 AE27
PS_DDR4_DQ41 PS_DDR_DQ41_504 AF28
PS_DDR4_DQ42 PS_DDR_DQ42_504 AF30
PS_DDR4_DQ43 PS_DDR_DQ43_504 AF31
PS_DDR4_DQ44 PS_DDR_DQ44_504 AD28
PS_DDR4_DQ45 PS_DDR_DQ45_504 AD27
PS_DDR4_DQ46 PS_DDR_DQ46_504 AD29
PS_DDR4_DQ47 PS_DDR_DQ47_504 AD30
PS_DDR4_DQ48 PS_DDR_DQ48_504 AH33
PS_DDR4_DQ49 PS_DDR_DQ49_504 AJ34
PS_DDR4_DQ50 PS_DDR_DQ50_504 AH34
PS_DDR4_DQ51 PS_DDR_DQ51_504 AH32
PS_DDR4_DQ52 PS_DDR_DQ52_504 AK34
PS_DDR4_DQ53 PS_DDR_DQ53_504 AK33
PS_DDR4_DQ54 PS_DDR_DQ54_504 AL32
PS_DDR4_DQ55 PS_DDR_DQ55_504 AL31
PS_DDR4_DQ56 PS_DDR_DQ56_504 AG33
PS_DDR4_DQ57 PS_DDR_DQ57_504 AG34
PS_DDR4_DQ58 PS_DDR_DQ58_504 AF32
PS_DDR4_DQ59 PS_DDR_DQ59_504 AF33
PS_DDR4_DQ60 PS_DDR_DQ60_504 AD31
PS_DDR4_DQ61 PS_DDR_DQ61_504 AD32
PS_DDR4_DQ62 PS_DDR_DQ62_504 AD34
PS_DDR4_DQ63 PS_DDR_DQ63_504 AD33
PS_DDR4_DM0 PS_DDR_DM0_504 AG20
PS_DDR4_DM1 PS_DDR_DM0_504 AN17
PS_DDR4_DM2 PS_DDR_DM1_504 AM21
PS_DDR4_DM3 PS_DDR_DM2_504 AK19
PS_DDR4_DM4 PS_DDR_DM3_504 AH24
PS_DDR4_DM5 PS_DDR_DM4_504 AH31
PS_DDR4_DM6 PS_DDR_DM5_504 AE30
PS_DDR4_DM7 PS_DDR_DM6_504 AJ31
PS_DDR4_A0 PS_DDR_A0_504 AP29
PS_DDR4_A1 PS_DDR_A1_504 AP30
PS_DDR4_A2 PS_DDR_A2_504 AP26
PS_DDR4_A3 PS_DDR_A3_504 AP27
PS_DDR4_A4 PS_DDR_A4_504 AP25
PS_DDR4_A5 PS_DDR_A5_504 AN24
PS_DDR4_A6 PS_DDR_A6_504 AM29
PS_DDR4_A7 PS_DDR_A7_504 AM28
PS_DDR4_A8 PS_DDR_A8_504 AM26
PS_DDR4_A9 PS_DDR_A9_504 AM25
PS_DDR4_A10 PS_DDR_A10_504 AL28
PS_DDR4_A11 PS_DDR_A11_504 AK27
PS_DDR4_A12 PS_DDR_A12_504 AJ25
PS_DDR4_A13 PS_DDR_A13_504 AL25
PS_DDR4_WE_B PS_DDR_A14_504 AK25
PS_DDR4_CAS_B PS_DDR_A15_504 AK24
PS_DDR4_RAS_B PS_DDR_A16_504 AM24
PS_DDR4_ACT_B PS_DDR_ACT_N_504 AG25
PS_DDR4_ALERT_B PS_DDR_ALERT_N_504 AF22
PS_DDR4_BA0 PS_DDR_BA0_504 AH26
PS_DDR4_BA1 PS_DDR_BA1_504 AG26
PS_DDR4_BG0 PS_DDR_BG0_504 AK28
PS_DDR4_CS0_B PS_DDR_CS_N0_504 AN28
PS_DDR4_ODT0 PS_DDR_ODT0_504 AM30
PS_DDR4_PARITY PS_DDR_PARITY_504 AF20
PS_DDR4_RESET_B PS_DDR_RST_N_504 AF21
PS_DDR4_CLK0_P PS_DDR_CK0_504 AN26
PS_DDR4_CLK0_N PS_DDR_CK_N0_504 AN27

2.4、QSPI_Flash

​ FZ9DA核心板配有2片512MBit大小的Quad-SPI FLASH芯片组成8位带宽数据总线,FLASH型号为MT25QU512ABB1EW9,它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性,在使用中, 它可以作为系统的启动设备来存储系统的启动镜像。这些镜像主要包括FPGA的bit文件、ARM的应用程序代码以及其它的用户数据文件。QSPI FLASH的具体型号和相关参数见表2-4-1。

位号 芯片类型 容量 厂家
U2,U3 MT25QU512ABB1EW9-0SIT 512M bit Micron

表2-4-1 QSPI Flash的型号和参数

QSPI FLASH连接到ZYNQ芯片的PS部分BANK500的GPIO口上,在系统设计中需要配置这些PS端的GPIO口功能为QSPI FLASH接口。为图4-1为QSPI Flash在原理图中的部分。

图2-4-1 QSPI Flash连接示意图

配置芯片引脚分配:

信号名称 引脚名 引脚号
MIO5_QSPI0_SS_B PS_MIO5_500 AM15
MIO0_QSPI0_SCLK PS_MIO0_500 AF16
MIO1_QSPI0_IO1 PS_MIO1_500 AJ16
MIO1_QSPI0_IO2 PS_MIO2_500 AD16
MIO1_QSPI0_IO3 PS_MIO3_500 AG16
MIO1_QSPI0_IO0 PS_MIO4_500 AH16
MIO7_QSPI1_SS_B PS_MIO7_500 AD17
MIO12_QSPI1_SCLK PS_MIO12_500 AJ17
MIO8_QSPI1_IO0 PS_MIO8_500 AE17
MIO8_QSPI1_IO1 PS_MIO9_500 AP15
MIO8_QSPI1_IO2 PS_MIO10_500 AH17
MIO8_QSPI1_IO3 PS_MIO11_500 AF17

2.5、eMMC_Flash

FZ9DA核心板配有一片大容量的32GB大小的eMMC FLASH芯片,型号为MTFC32GAPALNA-AIT,它支持JEDEC e-MMC V5.0标准的HS-MMC接口,电平支持1.8V或者3.3V。eMMC FLASH和MPSoC连接的数据宽度为8bit。由于eMMC FLASH的大容量和非易失特性,在MPSoC系统使用中,它可以作为系统大容量的存储设备,比如存储ARM的应用程序、系统文件以及其它的用户数据文件。eMMC FLASH的具体型号和相关参数见表2-5-1。

位号 芯片类型 容量 厂家
U8 MTFC32GAPALNA-AIT 32G Byte Micron
表2-5-1 eMMC Flash的型号和参数

eMMC FLASH连接到ZYNQ UltraScale+的PS部分BANK500的GPIO口上,在系统设计中需要配置这些PS端的GPIO口功能为EMMC接口。为图2-5-1为eMMC Flash在原理图中的部分。

图2-5-1 eMMC Flash连接示意图

配置芯片引脚分配:

信号名称 引脚名 引脚号
MMC_CCLK PS_MIO22_500 AD20
MMC_CMD PS_MIO21_500 AF18
MMC_DAT0 PS_MIO13_500 AK17
MMC_DAT1 PS_MIO14_500 AL16
MMC_DAT2 PS_MIO15_500 AN16
MMC_DAT3 PS_MIO16_500 AM16
MMC_DAT4 PS_MIO17_500 AP16
MMC_DAT5 PS_MIO18_500 AE18
MMC_DAT6 PS_MIO19_500 AL17
MMC_DAT7 PS_MIO20_500 AD18
MMC_CCLK PS_MIO22_500 AD20

2.6、时钟配置

核心板上分别为PS系统, PL逻辑部分提供了参考时钟和RTC实时时钟,使PS系统和PL逻辑可以单独工作。时钟电路设计的示意图如下图2-6-1所示:

图 2-6-1 核心板时钟源

其中无源32.768Khz晶振为板子RTC提供参考时钟,有源33.333Mhz晶振为PS系统提供参考时钟,这两个时钟输入到BANK503的专用时钟管脚上。另外板上提供了一个差分200MHz的PL系统时钟源,用于PL端DDR4控制器的参考时钟。晶振输出连接到PL BANK66的全局时钟(MRCC),这个全局时钟可以用来驱动FPGA内的DDR4控制器和用户逻辑电路。

PL时钟引脚分配:

信号名称 引脚
PL_CLK0_P AL8
PL_CLK0_N AL7

2.7、EEPROM和加密芯片

FZ9DA核心板上带有一片EEPROM和一片加密芯片,EEPROM的型号为24LC04,加密芯片的型号为DS28C36。加密芯片存储有百度算法的密钥,每个板子具有唯一性。EEPROM和加密芯片通过I2C信号连接的ZYNQ PS端的MIO口上。图2-7-1为EEPROM和加密芯片的原理图

图2-7-1 EEPROM和加密芯片原理图部分

I2C引脚分配:

信号名称 引脚名 引脚号
PS_IIC1_SCL PS_MIO24_500 AE20
PS_IIC1_SDA PS_MIO25_500 AE19

2.8、电源

FZ9DA核心板供电电压为+12V ±5%,通过连接底板连接器给核心板供电。用户自己设计底板的时候预留12V,3A的电流给核心板供电。

2.9、结构图

正面图(Top View)

2.10、连接器管脚定义

核心板一共扩展出3个高速扩展口,使用3个120Pin的板间连接器(J30~J32)和底板连接,连接器使用松下的AXK5A2137YG,对应底板的连接器型号为AXK6A2337YG。

J30连接器

J30连接BANK505 MGT的收发器信号,PS的MIO和+12V电源。PS的MIO的电平为1.8V标准

J30管脚 信号名称 引脚号 J30管脚 信号名称 引脚号
1 505_TX0_P AB29 2 505_CLK0_P AA27
3 505_TX0_N AB30 4 505_CLK0_N AA28
5 GND - 6 GND -
7 505_RX0_P AB33 8 505_TX3_P V29
9 505_RX0_N AB34 10 505_TX3_N V30
11 GND - 12 GND -
13 505_CLK1_P W27 14 505_TX2_P W31
15 505_CLK1_N W28 16 505_TX2_N W32
17 GND - 18 GND -
19 505_RX2_N Y34 20 505_CLK2_P U27
21 505_RX2_P Y33 22 505_CLK2_N U28
23 GND - 24 GND -
25 505_RX3_P V33 26 505_RX1_N AA32
27 505_RX3_N V34 28 505_RX1_P AA31
29 GND - 30 GND -
31 505_CLK3_P U31 32 505_TX1_N Y30
33 505_CLK3_N U32 34 505_TX1_P Y29
35 GND - 36 GND -
37 PS_MIO26 P21 38 USB_STP G23
39 PS_MIO35 P22 40 USB_DIR E23
41 GND - 42 GND -
43 PS_MIO28 N21 44 USB_CLK F22
45 PS_MIO37 N22 46 USB_NXT B23
47 PS_MIO39 N23 48 USB_DATA0 C23
49 PS_MIO27 M21 50 USB_DATA1 A23
51 GND - 52 GND -
53 PS_MIO40 M23 54 USB_DATA2 F23
55 PS_MIO30 L21 56 USB_DATA3 B24
57 PS_MIO34 L22 58 USB_DATA4 E24
59 PS_MIO29 K22 60 USB_DATA5 C24
61 GND - 62 GND -
63 PS_MIO31 J22 64 USB_DATA6 G24
65 PS_MIO32 H22 66 USB_DATA7 D24
67 PS_MIO42 M24 68 PHY1_MDC H25
69 PS_MIO36 K23 70 PHY1_MDIO F25
71 GND - 72 GND -
73 PS_MIO33 H23 74 PHY1_TXD0 A26
75 PS_MIO38 L23 76 PHY1_TXD1 A27
77 PS_MIO43 K24 78 PHY1_TXD2 B25
79 PS_MIO41 J24 80 PHY1_TXD3 B26
81 GND - 82 GND -
83 PS_MIO44 N24 84 PHY1_TXCK A25
85 SD_CD P24 86 PHY1_TXCTL B27
87 SD_D0 J25 88 PHY1_RXD3 G25
89 SD_D3 K25 90 PHY1_RXD2 H24
91 GND - 92 GND -
93 SD_D1 L25 94 PHY1_RXD1 E25
95 SD_D2 M25 96 PHY1_RXD0 C27
97 SD_CLK N25 98 PHY1_RXCTL D25
99 SD_CMD P25 100 PHY1_RXCK C26
101 GND - 102 GND -
103 PS_SRST_B - 104 - -
105 - - 106 - -
107 GND - 108 GND -
109 +12V - 110 +12V -
111 +12V - 112 +12V -
113 +12V - 114 +12V -
115 +12V - 116 +12V -
117 +12V - 118 +12V -
119 +12V - 120 +12V -

J31连接器

J31连接BANK503的信号,BANK44,BANK50, BANK66,BANK67的IO。67的电平标准为+1.8V。

J31管脚 信号名称 引脚号 J31管脚 信号名称 引脚号
2 FPGA_TCK R25
3 POWER_SW - 4 FPGA_TMS R24
5 PS_MODE3 R23 6 FPGA_TDO T25
7 PS_MODE2 T23 8 FPGA_TDI U25
9 GND - 10 GND -
11 PS_MODE1 R22 12 VBAT_IN -
13 PS_MODE0 T22 14 PS_POR_B V23
15 PS_ERROR_STATUS R21 16 FPGA_DONE W21
17 PS_ERROR_OUT T21 18 GND -
19 GND - 20 GND -
21 B44_L5_P AK15 22 B50_L11_N G16
23 B44_L5_N AK14 24 B50_L11_P H16
25 B50_L9_P G15 26 B50_L12_P J16
27 B50_L9_N G14 28 B50_L12_N J15
29 GND - 30 GND -
31 B44_L12_P AE15 32 B50_L10_N H14
33 B44_L12_N AE14 34 B50_L10_P J14
35 B44_L7_P AH14 36 B44_L8_P AJ15
37 B44_L7_N AH13 38 B44_L8_N AJ14
39 GND - 40 GND -
41 B44_L11_N AG15 42 B44_L6_P AK13
43 B44_L11_P AF15 44 B44_L6_N AL12
45 B44_L1_N AP14 46 B44_L2_N AN13
47 B44_L1_P AN14 48 B44_L2_P AM14
49 GND - 50 GND -
51 B44_L3_N AP12 - - -
53 B44_L3_P AN12 - - -
55 B44_L4_N AM13 - - -
57 B44_L4_P AL13 - - -
59 GND - 60 GND -
61 B44_L10_P AG14 - - -
63 B44_L10_N AG13 - - -
65 B50_L8_N G13 66 B44_L9_N AF13
67 B50_L8_P H13 68 B44_L9_P AE13
69 GND - 70 GND -
71 B50_L7_N H12 72 B50_L6_P F12
73 B50_L7_P J12 74 B50_L6_N F11
75 - - 76 B50_L5_N G11
77 - - 78 B50_L5_P H11
79 GND - 80 GND -
81 B50_L2_P H10 82 B50_L1_P J11
83 B50_L2_N G10 84 B50_L1_N J10
85 B50_L3_N E10 86 B50_L4_P D11
87 B50_L3_P F10 88 B50_L4_N D10
89 GND - 90 GND -
91 B67_L9_P U9 92 - W5
93 B67_L9_N U8 94 - W4
95 B67_L12_P T8 96 - AC4
97 B67_L12_N R8 98 - AB4
99 GND - 100 GND -
101 B67_L14_P P10 102 - -
103 B67_L14_N P9 104 - -
105 B67_L11_P R10 106 B67_L15_P M10
107 B67_L11_N R9 108 B67_L15_N L10
109 GND - 110 GND -
111 B67_L10_P T7 112 B67_L16_P N9
113 B67_L10_N T6 114 B67_L16_N N8
115 B67_L8_P V6 116 B67_L13_P P11
117 B67_L8_N U6 118 B67_L13_N N11
119 GND - 120 GND -

J32连接器的引脚分配

J32连接BANK47, 48,49的IO和BANK128的收发器信号。

J32管脚 信号名称 引脚号 J32管脚 信号名称 引脚号
1 B48_L5_P G18 2 B48_L10_N B19
3 B48_L5_N G19 4 B48_L10_P B18
5 B48_L11_P C18 6 B49_L9_N A12
7 B48_L11_N C19 8 B49_L9_P A13
9 GND - 10 GND -
11 B49_L8_N B13 12 B47_L12_N A20
13 B49_L8_P C13 14 B47_L12_P B20
15 B47_L11_N A22 16 B49_L4_N A15
17 B47_L11_P A21 18 B49_L4_P B15
19 GND - 20 GND -
21 B48_L12_N A18 22 B49_L7_N B14
23 B48_L12_P A17 24 B49_L7_P C14
25 B48_L9_N C17 26 B49_L10_N B12
27 B48_L9_P D17 28 B49_L10_P C12
29 GND - 30 GND -
31 B48_L7_N D19 32 B49_L3_N A16
33 B48_L7_P E19 34 B49_L3_P B16
35 B47_L5_N F21 36 B49_L11_N D12
37 B47_L5_P G21 38 B49_L11_P E12
39 GND - 40 GND -
41 B49_L5_N D15 42 B48_L8_P E17
43 B49_L5_P E15 44 B48_L8_N E18
45 B48_L1_N H19 46 B47_L10_N B21
47 B48_L1_P H18 48 B47_L10_P C21
49 GND - 50 GND -
51 B47_L2_N K19 52 B47_L4_N J20
53 B47_L2_P L19 54 B47_L4_P J19
55 B48_L6_N F18 56 B49_L12_N E13
57 B48_L6_P F17 58 B49_L12_P F13
59 GND - 60 GND -
61 B47_L6_N F20 62 B47_L9_N C22
63 B47_L6_P G20 64 B47_L9_P D21
65 B49_L1_P F16 66 B47_L7_P E22
67 B49_L1_N F15 68 B47_L7_N D22
69 GND - 70 GND -
71 B48_L4_N K17 72 B47_L8_N D20
73 B48_L4_P L17 74 B47_L8_P E20
75 B47_L3_N H21 76 B49_L2_N C16
77 B47_L3_P J21 78 B49_L2_P D16
79 GND - 80 GND -
81 B47_L1_N K20 82 B49_L6_N D14
83 B47_L1_P L20 84 B49_L6_P E14
85 B48_L2_N H17 86 B48_L3_N K18
87 B48_L2_P J17 88 B48_L3_P L18
89 - - 90 - -
91 GND - 92 GND -
93 128_TX3_N M30 94 128_RX3_N M34
95 128_TX3_P M29 96 128_RX3_P M33
97 GND - 98 GND -
99 128_TX2_N P30 100 128_RX1_P P33
101 128_TX2_P P29 102 128_RX1_N P34
103 GND - 104 GND -
105 128_TX0_N T30 106 128_RX0_P T33
107 128_TX0_P T29 108 128_RX0_N T34
109 GND - 110 GND -
111 128_TX1_N R32 112 128_RX2_P N31
113 128_TX1_P R31 114 128_RX2_N N32
115 GND - 116 GND -
117 128_CLK0_N R28 118 128_CLK1_P N27
119 128_CLK0_P R27 120 128_CLK1_N N28

3、FZ9DB扩展板

FZ9DB扩展板上集成了海思的视频编辑码芯片Hi3536和丰富的外部接口,非常适合用户的二次开发。其中一些外部接口连接到了FZ9DA核心板的ZU9EG芯片上,另外一部分接口连到了Hi3536芯片上。

3.1、ZU9EG端

3.1.1、M.2接口

扩展板有一路PCIE x1标准的M.2接口连接到核心板的ZU9EG芯片上,用于连接M.2的SSD固态硬盘,通信速度高达6Gbps。M.2接口使用M key插槽,只支持PCI-E, 不支持SATA,用户选择SSD固态硬盘的时候需要选择PCIE类型的SSD固态硬盘。

PCIE信号直接跟ZU9EG的BANK505 PS MGT收发器相连接,1路TX信号和RX信号都是以差分信号方式连接到MGT的LANE1。PCIE的时钟由Si5332芯片提供,频率为100Mhz, M.2电路设计的示意图如下图3-1-1所示:

3-1-1 M.2接口设计示意图

M.2接口ZYNQ引脚分配如下:

信号名称 引脚名 引脚号 备注
PCIE_TX_P 505_TX0_P AB29 PCIE数据发送正
PCIE_TX_N 505_TX0_N AB30 PCIE数据发送负
PCIE_RX_P 505_RX0_P AB33 PCIE数据接收正
PCIE_RX_N 505_RX0_N AB34 PCIE数据接收负
505_PCIE_REFCLK_P 505_CLK0_P AA27 PCIE参考时钟正
505_PCIE_REFCLK_N 505_CLK0_N AA28 PCIE参考时钟负
PCIE_RSTN_MIO37 PS_MIO37 N22 PCIE复位信号

3.1.2、DP显示接口

FZ9DB扩展板带有1路mini DisplayPort输出显示接口,用于视频图像的显示。接口支持VESA DisplayPort V1.2a 输出标准,最高支持4K x 2K@30Fps输出,支持Y-only, YCbCr444, YCbCr422, YCbCr420和RGB视频格式,每种颜色支持6, 8, 10, 或者12位。

DisplayPort数据传输通道直接用ZU9EG的BANK505 PS MGT驱动输出,MGT的LANE2和LANE3 TX信号以差分信号方式连接到DP连接器。DisplayPort辅助通道连接到PS的MIO管脚上。DP输出接口设计的示意图如下图3-1-2所示:

3-1-2 DP接口设计示意图

DisplayPort接口ZYNQ引脚分配如下:

信号名称 ZYNQ引脚名 ZYNQ引脚号 备注
GT0_DP_TX_P 505_TX3_P V29 DP数据低位发送正
GT0_DP_TX_N 505_TX3_N V30 DP数据低位发送负
GT1_DP_TX_P 505_TX2_P W31 DP数据高位发送正
GT1_DP_TX_N 505_TX2_N W32 DP数据高位发送负
505_DP_CLKP 505_CLK2_P U27 DP参考时钟正
505_DP_CLKN 505_CLK2_N U28 DP参考时钟负
DP_AUX_OUT PS_MIO27 M21 DP辅助数据输出
DP_AUX_IN PS_MIO30 L21 DP辅助数据输入
DP_OE PS_MIO29 K22 DP辅助数据输出使能
DP_HPD PS_MIO28 N21 DP插入信号检测

3.1.3、USB3.0接口

FZ9DB扩展板上有4个USB3.0接口,支持HOST工作模式,数据传输速度高达5.0Gb/s。USB3.0通过PIPE3接口连接,USB2.0通过ULPI接口连接外部的USB3320C芯片,实现高速的USB3.0和USB2.0的数据通信。

USB接口为扁型USB接口(USB Type A),方便用户同时连接不同的USB Slave外设(比如USB鼠标,键盘或U盘)。USB3.0连接的示意图如3-1-3所示:

3-1-3 USB3.0接口示意图

USB接口引脚分配:

信号名称 引脚名 引脚号 备注
USB_SSTXP 505_TX1_P Y29 USB3.0数据发送正
USB_SSTXN 505_TX1_N Y30 USB3.0数据发送负
USB_SSRXP 505_RX1_P AA31 USB3.0数据接收正
USB_SSRXN 505_RX1_N AA32 USB3.0数据接收负
USB_DATA0 PS_MIO56 C23 USB2.0数据Bit0
USB_DATA1 PS_MIO57 A23 USB2.0数据Bit1
USB_DATA2 PS_MIO54 F23 USB2.0数据Bit2
USB_DATA3 PS_MIO59 B24 USB2.0数据Bit3
USB_DATA4 PS_MIO60 E24 USB2.0数据Bit4
USB_DATA5 PS_MIO61 C24 USB2.0数据Bit5
USB_DATA6 PS_MIO62 G24 USB2.0数据Bit6
USB_DATA7 PS_MIO63 D24 USB2.0数据Bit7
USB_STP PS_MIO58 G23 USB2.0停止信号
USB_DIR PS_MIO53 E23 USB2.0数据方向信号
USB_CLK PS_MIO52 F22 USB2.0时钟信号
USB_NXT PS_MIO55 B23 USB2.0下一数据信号
USB_RESET_N PS_MIO32 H22 USB2.0复位信号

3.1.4、千兆以太网接口

FZ9DB扩展板上有1路千兆以太网接口跟ZU9EG的PS端连接。GPHY芯片采用Micrel公司的KSZ9031RNX以太网PHY芯片为用户提供网络通信服务。KSZ9031RNX芯片支持10/100/1000 Mbps网络传输速率,通过RGMII接口跟MAC系统进行数据通信。KSZ9031RNX支持MDI/MDX自适应,各种速度自适应,Master/Slave自适应,支持MDIO总线进行PHY的寄存器管理。

KSZ9031RNX上电会检测一些特定的IO的电平状态,从而确定自己的工作模式。表3-1-1 描述了GPHY芯片上电之后的默认设定信息。

配置Pin脚 说明 配置值
PHYAD[2:0] MDIO/MDC 模式的PHY地址 PHY Address 为 011
CLK125_EN 使能125Mhz时钟输出选择 使能
LED_MODE LED灯模式配置 单个LED灯模式
MODE0~MODE3 链路自适应和全双工配置 10/100/1000自适应,兼容全双工、半双工

表3-1-1PHY芯片默认配置值

图3-1-4为以太网PHY芯片连接示意图:

               

图3-1-4 GPHY连接示意图

PS千兆以太网引脚分配如下:

信号名称 引脚名 引脚号 备注
PHY1_TXCK PS_MIO64 A25 以太网1RGMII 发送时钟
PHY1_TXD0 PS_MIO65 A26 以太网1发送数据bit0
PHY1_TXD1 PS_MIO66 A27 以太网1发送数据bit1
PHY1_TXD2 PS_MIO67 B25 以太网1发送数据bit2
PHY1_TXD3 PS_MIO68 B26 以太网1发送数据bit3
PHY1_TXCTL PS_MIO69 B27 以太网1发送使能信号
PHY1_RXCK PS_MIO70 C26 以太网1RGMII接收时钟
PHY1_RXD0 PS_MIO71 C27 以太网1接收数据Bit0
PHY1_RXD1 PS_MIO72 E25 以太网1接收数据Bit1
PHY1_RXD2 PS_MIO73 H24 以太网1接收数据Bit2
PHY1_RXD3 PS_MIO74 G25 以太网1接收数据Bit3
PHY1_RXCTL PS_MIO75 D25 以太网1接收数据有效信号
PHY1_MDC PS_MIO76 H25 以太网1MDIO管理时钟
PHY1_MDIO PS_MIO77 F25 以太网1MDIO管理数据

3.1.5、USB Uart接口

FZ9DB扩展板上有1路Uart转USB接口跟核心板的ZU9EG连接,方便用户调试ZU9EG。UART信号连接到PS端。转换芯片采用Silicon Labs CP2102N的USB-UAR芯片, USB接口采用MINI USB接口,可以用USB线将它连接到上PC的USB口进行串口数据通信。USB Uart电路设计的示意图如下图所示:

3-1-5 USB转串口示意图

USB转串口的ZYNQ引脚分配:

信号名称 引脚名 引脚号 备注
PS_UART_TX PS_MIO43 K24 PS Uart数据输出
PS_UART_RX PS_MIO42 M24 PS Uart数据输入

3.1.6、SD卡槽

FZ9DB扩展板包含了一个Micro型的SD卡接口,以提供用户访问SD卡存储器,用于存储ZU9EG芯片的BOOT程序,Linux操作系统内核, 文件系统以及其它的用户数据文件。

SDIO信号与ZU9EG的PS BANK501的IO信号相连,因为501的VCCIO设置为1.8V,但SD卡的数据电平为3.3V, 我们这里通过TXS02612电平转换器来连接。ZU9EG PS和SD卡连接器的原理图如图3-1-6所示。

图3-1-6 SD卡连接示意图

SD卡槽引脚分配

信号名称 引脚名 引脚号 备注
SD_CLK PS_MIO51_501 N25 SD时钟信号
SD_CD PS_MIO45_501 P24 SD命令信号
SD_D0 PS_MIO46_501 J25 SD数据Data0
SD_D1 PS_MIO47_501 L25 SD数据Data1
SD_D2 PS_MIO48_501 M25 SD数据Data2
SD_D3 PS_MIO49_501 K25 SD数据Data3
SD_CMD PS_MIO50_501 P25 SD卡检测信号

3.1.7、CAN/485/232通信接口

FZ9DB扩展板上有1路CAN接口、1路RS485接口和1路RS232接口。信号连接在ZU9EG芯片PS系统端BANK501的MIO和PL的IO接口上。CAN收发芯片选用了TI公司的SN65HVD232C芯片,RS485收发芯片选用了Maxim公司的MAX3485芯片,RS232收发芯片选用了Maxim公司的MAX3232芯片。

图3-1-7为PS端CAN/485/232收发芯片的连接示意图

图3-1-7 CAN/485/232收发芯片的连接示意图

CAN通信引脚分配如下:

信号名称 引脚名 引脚号 备注
PS_CAN_TX PS_MIO39 N23 CAN数据发送
PS_CAN_RX PS_MIO38 L23 CAN数据接收
RS232_TXD PS_MIO40 M23 RS232数据发送
RS232_RXD PS_MIO41 J24 RS232数据接收
PL_485_RXD B50_L11_N G16 485数据接收
PL_485_TXD B50_L11_P H16 485数据发送
PL_485_DE B44_L5_P AK15 485数据发送使能

3.1.8、26针扩展口

FZ9DB扩展板预留了1个2.54mm标准间距的26针的扩展口J72, 扩展口20个 IO连接到ZU9EG芯片的PL端IO上,电平标准为3.3V;2个IO连接到PS端的MIO上,电平为1.8V。另外3.3V电源2路,地2路。

J72扩展口ZYNQ的引脚分配如下:

J72管脚 信号名称 引脚号 J72管脚 信号名称 引脚号
1 +3.3V - 2 +3.3V -
3 GND - 4 GND -
5 IO_1N J15 6 IO_1P J16
7 IO_2N J14 8 IO_2P H14
9 IO_3N AJ14 10 IO_3P AJ15
11 IO_4N AL12 12 IO_4P AK13
13 IO_5N AE13 14 IO_5P AF13
15 IO_6N F11 16 IO_6P F12
17 IO_7N G11 18 IO_7P H11
19 IO_8N J10 20 IO_8P J11
21 IO_9N G10 22 IO_9P H10
23 IO_10N E10 24 IO_10P F10
25 PS_MIO33 H23 26 PS_MIO26 P21

3.1.9、JTAG调试口

FZ9DB扩展板预留了一个10针的JTAG接口,用于下载ZYNQ UltraScale+程序或者固化程序到FLASH。用户可以使用我们提供的USB Cable下载器连接JTAG口调试。

图3-1-9 原理图中JTAG接口部分

3.1.10、RTC实时时钟

ZU9EG芯片内部带有RTC实时时钟的功能,有年月日时分秒还有星期计时功能。在FZ9DA核心板上连接了一个32.768KHz的无源时钟。同时为了产品掉电以后,实时时钟还可以正常运行,一般需要另外在底板BT1上配一个电池给时钟芯片供电。BT1为1.5V的纽扣电池(型号LR1130,电压为1.5V),图3-1-10为RTC实时时钟原理图

图3-1-10为RTC实时时钟原理图

3.1.11、拨码开关配置

FZ9DB扩展板有一个4位的拨码开关SW1用来配置ZU9EG系统的启动模式。ZU9EG系统开发平台支持4种启动模式。这4种启动模式分别是JTAG调试模式, QSPI FLASH, EMMC和SD2.0卡启动模式。ZU9EG芯片上电后会检测(PS_MODE0~3)的电平来决定那种启动模式。用户可以通过扩展板上的拨码开关SW1来选择不同的启动模式。SW1启动模式配置如下表3-1-11所示。

拨码位置(4,3,2, 1) MODE[3:0] 启动模式
ON,ON,ON,ON 0000 PS JTAG
ON,ON,OFF ,ON 0010 QSPI FLASH
ON,OFF,ON,OFF 0101 SD卡
ON,OFF, OFF, ON 0110 EMMC

表3-1-11 SW1启动模式配置

3.2、HI3536端

3.2.1、Hi3536芯片介绍

Hi3536 是海思半导体推出的H.265视频编解码处理器,主要特点如下:

主要特点

处理器内核

  • ARM Cortex A17 四核@Max. 1.4GHz

    ​ 32KB L1 I-Cache,32KB L1 D-Cache

    ​ 1MB L2 Cache

    ​ 主控处理器,用于运行外设驱动及应用程序

  • ARM Cortex A7 单核@Max. 900MHz

    32KB L1 I-Cache,32KB L1 D-Cache

    128KB L2 Cache

    用于视频相关模块的控制

视频解码标准

  • H.265 Main Profile Level5.1 解码
  • H.264 Baseline/Main/High Profile Level5.0解码
  • MPEG4 SP L0~L3/ASP L0~L5解码
  • MJPEG/JPEG Baseline解码

视频编码标准

  • H.264 Baseline/Main/High Profile Level5.1编码
  • MJPEG/JPEG Baseline编码

视频编解码处理

  • H.265/H.264&JPEG多码流编解码性能
  • 支持CBR/VBR/AVBR/FIXQP 码率控制,16Kbit/s~
  • 40Mbit/s
  • 编码帧率支持1 fps~60fps
  • 支持感兴趣区域(ROI)编码
  • 支持彩转灰编码

GPU

  • 集成Mali-T720 GPU
  • 支持OpenGL ES3.1/2.0/1.1
  • 支持OpenCL 1.2/1.1/1.0
  • 三角形填充率高达63MTris/s
  • 支持双精度FP64及抗锯齿功能

视频与图形处理

  • ​ 支持3D去噪、de-interlace、边缘平滑、动态对比度增强、锐化
  • ​ 支持视频、图形输出抗闪烁处理
  • ​ 支持视频1/8~16x缩放
  • ​ 支持图形1/2~2x缩放
  • ​ 支持4个遮挡区域
  • ​ 支持8个区域OSD叠加

视频接口

  • ​ 视频输入接口

    支持1个BT.1120 高清输入接口

    支持一个视频输入通道,可用于双片级联

    支持SDR和DDR两种模式

    在SDR模式下最大可输入1080P@60fps

    在DDR模式下最大可输入3840 x2160@30fps

  • 视频输出接口

    支持1个HDMI 2.0 超高清输出接口,最大输出3840 x2160@60fps

    支持1个VGA高清输出接口,最大输出2560 x1600@60fps

    支持1个BT.1120高清输出接口,在SDR模式下最大可输出1080P@60fps,在DDR模式下最大可输出3840 x2160@30fps

    支持2个独立高清输出通道(DHD0、DHD1),可通过任意高清接口(HDMI、VGA、BT.1120)输出

    DHD0支持64画面输出,最大输出3840x2160@60fps

    DHD1支持32画面输出,最大输出1080P@60fps

    支持1个CVBS标清输出接口

    支持3个RGB1555或RGB8888的全屏GUI图形层,分别用于2路高清和1路标清

    支持2个硬件鼠标层,格式为RGB1555、RGB4444、RGB8888可配置,最大分辨率为256x256

网络接口

  • 支持2个千兆以太网接口

    支持RGMII、RMII、MII三种接口模式

    支持10/100Mbit/s半双工或全双工,支持1000Mbit/s全双工

    支持TOE,降低CPU开销

外围接口

  • ​ 2个SATA3.0 接口
  • ​ 1个PCIe 2.0/SATA 3.0复用接口
  • ​ 2个USB 2.0 HOST接口,支持Hub功能
  • ​ 1个USB 3.0 HOST接口,支持Hub功能
  • ​ 2个SDIO接口
  • ​ 4个UART接口,其中2个支持4线
  • ​ 支持1个IR接口
  • ​ 支持1个I2C 接口
  • ​ 支持多个GPIO接口
  • ​ 支持1个低速ADC接口

存储器接口

  • 2个32bit DDR3/4 SDRAM接口

    最高频率933MHz(1.866Gbps)

    支持双通道

    支持ODT功能

    最大容量支持3GB

  • SPI NOR/NAND Flash接口

    1、2、4bit SPI NOR/NAND Flash

    2个片选

    (仅对NOR flash)每个片选支持的最大容量为32MByte

    (仅对NAND flash)每个片选支持的最大容量为8GByte

    (仅对NAND flash)2KB/4KB pagesize

    (仅对NAND flash)支持8bit/1Kbyte ECC及24bit/1Kbyte ECC

  • NAND Flash接口

    支持8bit NAND Flash

    2个片选

    支持SLC, MLC

    支持8/24/40/64bit ECC(基于1Kbyte数据块)

  • 内置64KB bootROM 和88KB SRAM

独立供电RTC

  • RTC可通过电池独立供电

启动模式

  • 支持从bootROM启动
  • 支持从SPI NOR Flash启动
  • 支持从SPI NAND Flash启动
  • 支持从NAND Flash启动
  • 支持从eMMC 启动
  • 支持PCIe从片启动

Hi3536的整体功能框图如下:

3.2.2、DDR3存储器

Hi3536外部配有4片Micron(美光)的512MB的DDR3芯片,型号为MT41K256M16TW, 每2片组成32位数据总线分别连接到DDR1和DDR2控制器上。最高运行速度可达933MHz(数据速率1.866Mbps)。DDR3 SDRAM的具体配置如下表3-3-2所示。

位号 芯片型号 容量 厂家
U36,U36,U38,U39 MT41K256M16TW-107 IT 256 x 16bit Micron

表3-2-2 DDR3 SDRAM配置

Hi3536的DDR3的硬件连接方式如图3-2-2所示:

图3-2-2 Hi3536的DDR3 DRAM原理图部分

Hi3536和DDR3 SDRAM的连接为专用的DDR控制管脚,用户无需分配,具体连接参考FZ9DB的原理图设计。

3.3.3、FLASH存储器

Hi3536的启动方式有SPI FLASH启动和NAND FLASH启动,在FZ9DB扩展板上我们连接了SPI FLASH和NAND FLASH,但NAND FLASH没有安装。所以Hi3536默认启动都是从SPI FLASH启动,在SPI FLASH里已经烧好Hi3536的linux系统文件。

SPI FLASH的具体型号和相关参数见表2-4-1。

位号 芯片类型 容量 厂家
U31 MX25L25635EMI-12G 256M bit MXIC

表3-3-3 SPI Flash的型号和参数

图3-3-3为SPI Flash和Hi3536连接示意图。

图3-2-3 SPI Flash连接示意图

Hi3536引脚分配:

信号名称 引脚名 引脚号
SFC_CS1N GPIO15_5/SFC_CS1N T30
SFC_CLK SFC_BOOT_MODE/SFC_CLK U29
SFC_DOI GPIO15_1/SFC_DOI V27
SFC_DIO GPIO15_0/SFC_DIO U30
SFC_WP_IO2 GPIO15_2/SFC_WP_IO2 U31
SFC_HOLD_IO3 GPIO15_3/SFC_HOLD_IO3 V30

3.3.4、千兆以太网接口

FZ9DB扩展板上有1路千兆以太网接口跟海思的Hi3536连接。GPHY芯片也是采用Micrel公司的KSZ9031RNX。

图3-2-4为以太网PHY芯片连接示意图:

               

图3-2-4 GPHY连接示意图

HI3536千兆以太网引脚分配如下:

信号名称 引脚名 引脚号 备注
PHY2_TXCK GPIO8_3/RGMII0_TXCKOUT/MII0_TXCK J29 以太网RGMII 发送时钟
PHY2_TXD0 GPIO9_4/RGMII0_TXD0/MII0_TXD0 G31 以太网发送数据bit0
PHY2_TXD1 GPIO9_5/RGMII0_TXD1/MII0_TXD1 H31 以太网发送数据bit1
PHY2_TXD2 GPIO9_6/RGMII0_TXD2/MII0_TXD2 H32 以太网发送数据bit2
PHY2_TXD3 GPIO9_7/RGMII0_TXD3/MII0_TXD3 J30 以太网发送数据bit3
PHY2_TXCTL GPIO8_2/RGMII0_TXEN/MII0_TXEN K28 以太网发送使能信号
PHY2_RXCK GPIO8_1/RGMII0_RXCK/MII0_RXCK G30 以太网RGMII接收时钟
PHY2_RXD0 GPIO9_0/RGMII0_RXD0/MII0_RXD0 G27 以太网接收数据Bit0
PHY2_RXD1 GPIO9_1/RGMII0_RXD1/MII0_RXD1 G28 以太网接收数据Bit1
PHY2_RXD2 GPIO9_2/RGMII0_RXD2/MII0_RXD2 H27 以太网接收数据Bit2
PHY2_RXD3 GPIO9_3/RGMII0_RXD3/MII0_RXD3 H28 以太网接收数据Bit3
PHY2_RXCTL GPIO8_0/RGMII0_RXDV/MII0_RXDV F29 以太网接收数据有效信号
PHY2_MDC GPIO11_6/MDCK/BOOTROM_SEL L27 以太网MDIO管理时钟
PHY2_MDIO GPIO11_7/MDIO K27 以太网MDIO管理数据

3.3.5、USB3.0接口

Hi3536芯片内部自带USB3.0控制器,兼容USB2.0,USB信号可以直接连接USB接口驱动USB外设,支持HOST工作模式。板上USB接口为扁型USB接口(USB Type A),方便用户同时连接不同的USB Slave外设(比如USB鼠标,键盘或U盘)。USB3.0连接的示意图如3-2-5所示:

图3-2-5 USB3.0连接示意图

USB接口引脚分配:

信号名称 引脚名 引脚号 备注
USB3_TXP USB3_TXP C9 USB3.0数据发送正
USB3_TXM USB3_TXM D9 USB3.0数据发送负
USB3_RXP USB3_RXP A8 USB3.0数据接收正
USB3_RXM USB3_RXM B8 USB3.0数据接收负
USB3_DP USB3_DP A10 USB2.0数据Bit0
USB3_DM USB3_DM B10 USB2.0数据Bit1

3.3.6、Debug调试口

FZ9DB扩展板上有1路4Pin的UART调试接口,用于Hi3536芯片的串口通信和调试。串口连接到Hi3536的UART0接口上。UART调试口连接的示意图如3-2-6所示:

图3-2-6 Debug调试口

Debug接口引脚分配:

信号名称 引脚名 引脚号 备注
UART0_RXD VOU_SLV_DATA4/GPIO1_0/ UART0_RXD E2 串口数据接收
UART0_TXD VOU_SLV_DATA5/GPIO1_1/ UART0_TXD D1 串口数据发送

3.3.7、RTC实时时钟

Hi3536芯片内部带有RTC实时时钟的功能,有年月日时分秒还有星期计时功能。在Hi3536芯片上连接了一个32.768KHz的无源时钟。同时为了产品掉电以后,实时时钟还可以正常运行,一般需要另外在底板BT2上配一个电池给时钟芯片供电。BT2为3.3V的纽扣电池(型号CR1220),图3-2-7为RTC实时时钟原理图

图3-2-7为RTC实时时钟原理图

3.3、视频数据交互

ZU9EG芯片和Hi3536芯片之间我们预留了很多通信接口用于它们之间的视频或者数据的交换,比如板上留有HDMI接口、RGMII接口、BT1120接口、SPI、I2C、UART等等。下面分别介绍这些通信接口的硬件连接。

3.3.1、HDMI接口

HDMI接口芯片我们采用了Analog Device公司的ADV7619 HDMI解码芯片,最高支持4K@30Hz输入,支持不同格式的数据输出。ADV7619支持2路HDMI输入选择RXA和RXB,在FZ9DB板上RXA输入连接到HDMI接口上,RXB输入连接到Hi3536的HDMI输出接口上。

HDMI芯片ADV7619解码输出的音频和视频信号连接到ZU9EG的IO上。另外HDMI的EDID数据由FPGA内部程序配置或者配置到板上的EEPROM芯片上,外部的HDMI输出设备可以通过总线读取板上的EDID信息。

HDMI输入接口的硬件连接如图3-3-1所示。

图3-3-1 HDMI输入接口设计

HDMI输入的ZU9EG引脚分配:

信号名称 FPGA引脚名 引脚号 备注
HDMI_IN_D0 B48_L6_P F17 视频输入信号数据0
HDMI_IN_D1 B47_L6_N F20 视频输入信号数据1
HDMI_IN_D2 B47_L6_P G20 视频输入信号数据2
HDMI_IN_D3 B49_L1_P F16 视频输入信号数据3
HDMI_IN_D4 B49_L1_N F15 视频输入信号数据4
HDMI_IN_D5 B48_L4_N K17 视频输入信号数据5
HDMI_IN_D6 B48_L4_P L17 视频输入信号数据6
HDMI_IN_D7 B47_L3_N H21 视频输入信号数据7
HDMI_IN_D8 B47_L3_P J21 视频输入信号数据8
HDMI_IN_D9 B47_L1_N K20 视频输入信号数据9
HDMI_IN_D10 B47_L1_P L20 视频输入信号数据10
HDMI_IN_D11 B48_L2_N H17 视频输入信号数据11
HDMI_IN_D12 B48_L2_P J17 视频输入信号数据12
HDMI_IN_D13 B48_L3_P L18 视频输入信号数据13
HDMI_IN_D14 B48_L3_N K18 视频输入信号数据14
HDMI_IN_D15 B49_L6_P E14 视频输入信号数据15
HDMI_IN_D16 B49_L6_N D14 视频输入信号数据16
HDMI_IN_D17 B49_L2_P D16 视频输入信号数据17
HDMI_IN_D18 B49_L2_N C16 视频输入信号数据18
HDMI_IN_D19 B47_L8_P E20 视频输入信号数据19
HDMI_IN_D20 B47_L8_N D20 视频输入信号数据20
HDMI_IN_D21 B47_L7_N D22 视频输入信号数据21
HDMI_IN_D22 B47_L9_P D21 视频输入信号数据22
HDMI_IN_D23 B47_L9_N C22 视频输入信号数据23
HDMI_IN_D24 B48_L8_P E17 视频输入信号数据24
HDMI_IN_D25 B47_L10_P C21 视频输入信号数据25
HDMI_IN_D26 B47_L10_N B21 视频输入信号数据26
HDMI_IN_D27 B48_L8_N E18 视频输入信号数据27
HDMI_IN_D28 B47_L4_N J20 视频输入信号数据28
HDMI_IN_D29 B49_L11_P E12 视频输入信号数据29
HDMI_IN_D30 B49_L12_N E13 视频输入信号数据30
HDMI_IN_D31 B49_L3_P B16 视频输入信号数据31
HDMI_IN_D32 B49_L11_N D12 视频输入信号数据32
HDMI_IN_D33 B48_L7_P E19 视频输入信号数据33
HDMI_IN_D34 B49_L3_N A16 视频输入信号数据34
HDMI_IN_D35 B47_L5_P G21 视频输入信号数据35
HDMI_IN_D36 B49_L10_P C12 视频输入信号数据36
HDMI_IN_D37 B49_L5_P E15 视频输入信号数据37
HDMI_IN_D38 B49_L7_P C14 视频输入信号数据38
HDMI_IN_D39 B48_L1_P H18 视频输入信号数据39
HDMI_IN_D40 B49_L7_N B14 视频输入信号数据40
HDMI_IN_D41 B48_L1_N H19 视频输入信号数据41
HDMI_IN_D42 B49_L10_N B12 视频输入信号数据42
HDMI_IN_D43 B49_L5_N D15 视频输入信号数据43
HDMI_IN_D44 B49_L12_P F13 视频输入信号数据44
HDMI_IN_D45 B47_L5_N F21 视频输入信号数据45
HDMI_IN_D46 B47_L4_P J19 视频输入信号数据46
HDMI_IN_D47 B48_L7_N D19 视频输入信号数据47
HDMI_IN_PCLK B47_L7_P E22 HDMI视频信号时钟
HDMI_IN_VS B47_L2_N K19 HDMI视频信号列同步
HDMI_IN_HS B47_L2_P L19 HDMI视频信号行同步
HDMI_IN_DE B48_L6_N F18 HDMI视频信号有效
HDMI_IN_MCLK B50_L8_P H13 音频时钟信号
HDMI_IN_SCK B44_L10_N AG13 音频串行时钟
HDMI_IN_AP0 B44_L3_N AP12 音频数据信号
HDMI_IN_AP1 B44_L3_P AN12 音频数据信号
HDMI_IN_AP2 B44_L4_N AM13 音频数据信号
HDMI_IN_AP3 B44_L4_P AL13 音频数据信号
HDMI_IN_AP4 B44_L10_P AG14 音频数据信号
HDMI_IN_AP5 B50_L8_N G13 音频数据信号
HDMI_IN_DSCL B48_L12_P A17 EDID I2C时钟
HDMI_IN_DSDA B48_L9_N C17 EDID I2C数据
PS_IIC_SCL_1V8 PS_MIO34 L22 HDMI I2C时钟
PS_IIC_SDA_1V8 PS_MIO35 P22 HDMI I2C数据

3.3.2、BT1120接口

ZU9EG芯片和Hi3536芯片的视频数据可以通过BT1120来传输,Hi3536芯片完成视频编辑码后的数据通过BT1120接口传输给ZU9EG芯片进行处理。BT.1120高清输出接口在SDR模式下最大可输出1080P@60fps,在DDR模式下最大可输出3840 x2160@30fps。BT1120接口的硬件连接如图3-3-2所示。


图3-3-2 BT1120连接硬件图

BT1120输入的ZU9EG引脚分配:

信号名称 FPGA引脚名 引脚号 备注
VOU1120_CLK B48_L5_P G18 BT1120信号时钟
VOU1120_DATA2 B48_L11_P C18 BT1120信号数据2
VOU1120_DATA3 B48_L5_N G19 BT1120信号数据3
VOU1120_DATA4 B48_L10_N B19 BT1120信号数据4
VOU1120_DATA5 B48_L10_P B18 BT1120信号数据5
VOU1120_DATA6 B47_L12_P B20 BT1120信号数据6
VOU1120_DATA7 B48_L11_N C19 BT1120信号数据7
VOU1120_DATA9 B49_L8_N B13 BT1120信号数据8
VOU1120_DATA8 B49_L8_P C13 BT1120信号数据9
VOU1120_DATA12 B49_L9_N A12 BT1120信号数据10
VOU1120_DATA13 B49_L9_P A13 BT1120信号数据11
VOU1120_DATA14 B49_L4_N A15 BT1120信号数据12
VOU1120_DATA15 B47_L12_N A20 BT1120信号数据13
VOU1120_DATA16 B48_L12_N A18 BT1120信号数据14
VOU1120_DATA17 B49_L4_P B15 BT1120信号数据15
VOU1120_DATA18 B47_L11_N A22 BT1120信号数据16
VOU1120_DATA19 B47_L11_P A21 BT1120信号数据17

3.3.3、RGMII接口

ZU9EG芯片和Hi3536芯片的数据通信也可以通过RGMII接口来交换,在FZ9DB板上ZU9EG芯片的MAC控制器和Hi3536芯片的MAC控制器通过RGMII总线互联,实现两者之间以太网数据包的通信。RGMII总线通过电平转换芯片分别连接到ZU9EG的PL的IO和Hi3536芯片的MAC1控制器。图3-3-3为RGMII连接示意图:

               

图3-3-3 RGMII连接示意图

RGMII的ZU9EG引脚分配:

信号名称 FPGA引脚名 引脚号 备注
ZU9_RGMII_TXCK B67_L12_N R8 RGMII发送时钟
ZU9_RGMII_TXCTL B67_L9_P U9 RGMII发送数据控制
ZU9_RGMII_TXD0 B67_L9_N U8 RGMII发送数据0
ZU9_RGMII_TXD1 B67_L14_N P9 RGMII发送数据1
ZU9_RGMII_TXD2 B67_L12_P T8 RGMII发送数据2
ZU9_RGMII_TXD3 B67_L11_P R10 RGMII发送数据3
ZU9_RGMII_RXCK B67_L14_P P10 RGMII接收时钟
ZU9_RGMII_RXCTL B67_L11_N R9 RGMII接收控制
ZU9_RGMII_RXD0 B67_L8_N U6 RGMII接收数据0
ZU9_RGMII_RXD1 B67_L10_N T6 RGMII接收数据1
ZU9_RGMII_RXD2 B67_L10_P T7 RGMII接收数据2
ZU9_RGMII_RXD3 B67_L8_P V6 RGMII接收数据3

3.3.4、SPI/I2C/UART接口

Si3536芯片连接了路I2C接口,1路SPI接口和2路UART接口到ZU9EG的IO上, 用户可以通过这些接口进行两个芯片之间的数据或者命令的通信。其中SPI和I2C总线的主设备为Si3536芯片,从设备为ZU9EG芯片。图3-3-4为SPI/I2C/UART连接示意图:

图3-3-4 SPI/I2C/UART连接示意图

SPI/I2C/UART的ZU9EG引脚分配:

信号名称 FPGA引脚名 引脚号 备注
DSP_I2C_SDA B44_L2_N AN13 I2C总线数据信号
DSP_I2C_SCL B44_L2_P AM14 I2C总线时钟信号
HI3536_UART1_RXD B44_L5_N AK14 串口通信1数据接收
HI3536_UART1_TXD B50_L9_P G15 串口通信1数据发送
HI3536_UART2_RXD B50_L9_N G14 串口通信2数据接收
HI3536_UART2_TXD B44_L12_P AE15 串口通信2数据发送
HI3536_SPI_CS0N B44_L11_N AG15 SPI通信片选
HI3536_SPI_CLK B44_L7_N AH13 SPI通信时钟信号
HI3536_SPI_MISO B44_L12_N AE14 SPI通信数据主入,从出
HI3536_SPI_MOSI B44_L7_P AH14 SPI通信数据主出,从入

3.4、LED灯和按键

FZ9DB扩展板上有5个LED灯(1个板边侧贴)和2个复位按键(板边侧贴)。板边侧贴LED灯为双色LED灯,分别由ZU9EG的PL IO和Si3536的GPIO控制。 另外4个LED灯为ZU9EG的PS控制LED、FPGA DONE指示灯、ERROR输出指示灯,ERROR状态指示灯。

复位按键分别为ZU9EG和Si3536的系统复位按键,用户可以使用这两个复位按键分别来复位ZYNQ系统和Si3536系统。

LED灯和复位按键的连接示意图如图3-4-1所示:

图3-4-1 复位按键和LED灯连接示意图

ZU9EG的用户LED灯管脚分配

信号名称 引脚名 引脚号 备注
PL_LED B67_L13_N N11 PL LED灯
PS_LED PS_MIO44 N24 PS LED灯

Hi3536的用户LED灯管脚分配

信号名称 引脚名 引脚号 备注
3536_LED GPIO0_7 B1 Si3536 LED灯

3.5、电源

FZ9D开发平台的电源输入电压为DC12V, 电流为3A。底板上通过几路DC/DC电源芯片MP8765和MP2162转换成+5V,+3.3V,+1.8V, +1.5V。核心板FZ9DA的电源直接由+12V提供。板上的电源设计示意图如下图5-1-1所示:

图5-1-1原理图中电源接口部分

各个电源分配的功能如下表所示:

电源 功能
USB_5V ZU9EG的USB2.0,USB3.0供电电源
+5.0V DP电源,Si3536 的USB3.0, HDMI
+1.8V 以太网,USB2.0
+3.3V 以太网,USB2.0,SD,DP,CAN,RS485
+1.5V DDR3

3.6、散热

ZU9EG芯片的散热方式为散热片加风扇,Si3536的散热方式为散热片。风扇的控制由ZYNQ芯片来控制,控制管脚连接到BANK50的IO上(PIN J12),如果IO电平输出为低,MOSFET管Q7导通,风扇工作,如果IO电平输出为高,风扇停止。板上的风扇设计图如下图6-1-1所示:

图6-1-1风扇设计

风扇出厂前已经用螺丝固定在开发板上,风扇的电源连接到了J9的插座上,红色的为正极,黑色的为负极。

3.7、结构尺寸图

图7-1-1正面图(Top View)
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